RISC-V-Kerne für sichere und intelligente Anwendungen

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InCore Semiconductor stellt zwei neue RISC-V-Kerne vor und kündigt Erweiterungen für künstliche Intelligenz, Sicherheit und Fehlertoleranz an. Deutsche Automotive-Hersteller arbeiten mit dem Start-up bereits zusammen.

Mit den beiden Anfang August vorgestellten Kernen wächst die Zahl der verfügbaren RISC-V Prozessor-Cores weiter an und beweist das große Interesse an dieser offenen Befehlssatzarchitektur. Der Fokus der Entwicklung von InCore Semiconductor, einem indischen Start-up, liegt dabei auf Edge-Applikationen und dort speziell auf Anwendungen der künstlichen Intelligenz, dem Maschinellen Lernen sowie auf drahtlosen und fehlertoleranten IoT-Applikationen.

Gegründet wurde InCore von Mitgliedern des Shakti-Prozessor-Programms am Indian Institute of Technology in Madras (IIT-Madras), das sich ebenfalls mit der Entwicklung von RISC-V Kernen beschäftigt. Ziel des jungen Unternehmens ist es, auf der Open Source IP und auf den Forschungsergebnissen dieses Programms aufbauende kommerzielle RISC-V Lösungen anzubieten. Dafür entwickelt InCore zwei Basis-Kerne: den bereits verfügbaren Kern der C-Klasse und den für Ende August geplanten Kern der E-Klasse.

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Letzterer ist dabei unteren Leistungsbereich angesiedelt. Er umfasst 32- und 64-Bit CPUs mit einer 3-stufigen Pipeline. Sowohl der RV32I- als auch der RV64I-Kern unterstützt die MAC-Erweiterungen (Multiplizierer, Atomic- und komprimierter Befehlssatz), wobei der sequenzielle Multiplizierer zusätzlich für ASICs und FPGAs optimiert wurde. Die Taktfrequenz des Cores liegt unterhalb von 200 MHz und die E-Klasse zeichnet sich neben einem niedrigen Stromverbrauch auch durch eine geringe Siliziumfläche aus. So benötigt der 64-Bit Kern auf einem Xilinx-FPGA der Serie 7 weniger als 3000 LUTs. Als Operationssystem steht eine Variante des FreeRTOS zur Verfügung. InCore will diesen Kern gegen die M-Cores von ARM positionieren und zielt auf Applikationen im Bereich IoT, Edge, Robotersteuerungen und Smart-Cards ab.

Der Kern der 64-Bit C-Klasse unterstützt als RV64G die gesamte stabile RISC-V Befehlssatzarchitektur (ISA). Dabei ist das Core mit der aktuellen Priviledged Spezifikation der ISA kompatibel und ermöglicht die System-Virtualisierung SV39 und SV48. InCore plant Taktfrequenzen zwischen 200 und 800 MHz, wobei spezielle Kundenversionen für Applikationen bis 2 GHz möglich sein sollen, die dann zwei Befehle pro Zyklus abarbeiten können. Als Entwicklungstool steht die OpenOCD Debug-Umgebung zur Verfügung. Zielapplikationen für dieses Core, das RISC-V Linux mit dem L4 Mikrokern unterstützt, sind Anwendungen, bei denen Sicherheit und Zuverlässigkeit im Vordergrund stehen. Dies sind beispielsweise IoT und Edge Computing Hubs, sowie Applikationen im Bereich Automotive, Luft- und Raumfahrt oder Industriesteuerungen. Damit tritt die C-Klasse gegen die ARM Cortex A35/A55 Kerne an. Das Core der C-Klasse wurde bereits in einer ersten stabilen Version freigegeben. Zusätzliche Optimierungen sollen bis Ende September 2018 folgen.

Künstliche Intelligenz auch für das Edge

Neben den beiden Basis-Kernen plant InCore drei Serien von Beschleunigerblöcken für die Bereiche künstliche Intelligenz und Maschinelles Lernen sowie Sicherheit und Zuverlässigkeit. Diese können sowohl in die C- als auch in die E-Klasse integriert werden.

Für die für Maschinelles Lernen gedachte Axon-Serie sind zwei Erweiterungen in Vorbereitung. Eine davon zielt auf die schnelle Verarbeitung von Sparse-Datensätzen ab: Sie ermöglicht das Auslassen von redundanten Befehlen und besitzt eine auf Sparcity optimierte Cache-Struktur.

Die zweite Erweiterung beinhaltet ein sogenanntes Systolic Array, einen Beschleuniger für künstliche Intelligenz, dessen Architektur auf einen optimalen Datenfluss ausgerichtet ist und dabei eine konstante Ausführung in Echtzeit garantiert. Eine Eigenschaft, die beispielsweise für autonome Fahrzeuge äußerst wichtig ist.

Die Aegis-Serie hingegen bietet verschiedene hardware-basierte Sicherheitsmechanismen an, die Angriffe auf den Arbeitsspeicher und energiebasierte Side-Channel-Attacken verhindern sollen. So werden beispielsweise bei dieser Architektur alle Daten im Speicher um ein Bit erweitert, das anzeigt, ob es sich dabei um einen Zeiger handelt oder nicht (Tagged Architecture). Damit ist die Erweiterung allerdings nicht mehr vollständig zur RISC-V Spezifikation kompatibel.

Spezielle Versionen für fehlertolerante Prozessoren

Aeon als dritte Serie ist eine Variante der C-Klasse und zielt auf zuverlässige und fehlertolerante Applikationen ab. Dazu werden Derivate mit Erweiterungen wie Einzel- und Doppelfehlererkennung ebenso implementiert, wie eine Fehlerkorrektur mittels ECC (Error Correcting Code) für Registerfiles oder Pipeline-FIFOs. Einzelne Fehler, die aufgrund von Strahlung (SEU – Single Event Upsets) oder anderen Umwelteinflüssen auftreten, sollen mittels einer auf dem Paradigma der zeitlichen Redundanz basierenden Neuberechnungsmethode für kritische Rechenblöcke minimiert werden. Eine erste Version dieser Serie ist für das erste Quartal 2019 geplant.

Nach Auskunft von G. S. Madhusudan, dem CEO und Mitgründer von InCore, arbeitet das indische Start-up bereits mit mehreren deutschen und europäischen Herstellern im Automobilbereich zusammen, um einen fehlertoleranten RISC-V Kern zu realisieren.

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